使用带有片上高速网络的FPGA的八大好处

　　新的局部重新配置比特流可以通过PCIe接口发送到FCU，来重新配置器件的任何部分。当部分器件被重新配置时，通过在所需的区域中实例化一个NAP与NoC进行通信，任何进出新配置区域的数据都可以在Speedster7t1500器件中被轻松访问。NoC消除了传统FPGA局部重新配置的复杂性，因为用户不必担心围绕现有逻辑功能进行布线并影响性能，也不必担心由于该区域中的现有逻辑而无法访问某些器件的引脚。该功能节省了设计人员的时间，并在使用局部重新配置时提供了更大的灵活性。

　　此外，局部重新配置允许设计人员在工作负载变化时调整器件内的逻辑。例如，如果FPGA正在对输入的数据执行压缩算法，并且不再需要压缩，则主机CPU可以告诉FPGA重新配置，并加载经过优化的新设计以处理下一个工作负载。在器件仍处于运行状态时，局部重新配置可以在逻辑阵列集群（cluster）级别上独立完成。一个聪明的用例是开发一个具有自我感知的FPGA，该FPGA通过使用一个软CPU来监测器件操作以实时启动局部重新配置，来关闭逻辑从而节省功耗，或在FPGA架构中添加更多加速器模块，以临时处理大量的输入数据。这些功能为设计人员提供了前所未有的配置灵活性。

　　轻松支持硬件虚拟化

　　Speedster7t NoC通过利用NAP及其AXI接口，为设计人员提供了在单个FPGA中创建虚拟化安全硬件的独特能力。将可编程逻辑设计直接连接到NoC只需要在逻辑设计中实例化一个NAP及其AXI4接口即可。每个NAP还具有一个相关的地址转换表（ATT），该表将NAP上的逻辑地址转换为NoC上的物理地址。NAP的ATT允许可编程逻辑模块使用本地地址，同时将NoC定向事务映射到NoC全局存储映射所分配的地址。此项重新映射功能可以以多种方式使用。例如，它可以用于允许加速引擎的所有相同副本使用基于零的虚拟寻址，同时将数据流量从每个加速引擎发送到不同的物理存储位置。

　　每个ATT条目还包含一个访问保护位，以防止该节点访问被禁止的地址范围。该功能提供了一种重要的进程间安全机制，可防止同时在一个Speedster7t FPGA上运行的多个应用或多个任务干扰分配给其他应用或任务的存储模块。这种安全机制还有助于防止由于意外、偶然甚至是故意的存储地址冲突而导致系统崩溃。此外，设计人员可以使用此方案阻止逻辑功能访问整个存储设备。

图4：使用Speedster7t NoC实现硬件虚拟化

　　Memory Space：存储空间

　　简化团队协同设计

　　基于团队的协同化FPGA设计并不是一个新的概念，但是底层架构和布线依赖于FPGA的其他部分，从而使得实现这个简单概念非常具有挑战性。一旦一个团队完成了设计的一部分，另一个设计其他部分的团队在尝试访问设备另一端的资源时，通常会遇到挑战，因为需要在已经完成的设计部分进行布线。同样，对一部分已进行设计布线的FPGA的区域或大小进行更改，可能会对所有其他FPGA设计模块产生连锁影响。

　　使用Speedster7t NoC，可以将设计模块映射到FPGA的任何部分，并且可以对资源分配进行更改，而不会影响其他FPGA模块的时序、布局或布线。由于器件中所有的NAP都支持每个设计模块无限制地访问NoC进行通信，因此使得基于团队的设计成为可能。因此，如果一个设计的某个部分在规模上有所增大，只要有足够的FPGA资源可用，数据流就会由NoC自动管理，从而使设计人员不必担心是否满足时序，以及对其他团队成员正在进行的设计的其他部分可能带来的后续影响。

图5：致力于开发同一个FPGA的多个设计团队

　　Design Team：设计团队

　　通过独立的接口和逻辑验证加快设计速度

　　Speedster7t NoC的另一个独特功能是支持设计人员独立于用户逻辑去配置和验证I/O连接。例如，一个设计团队可以验证PCIe至GDDR6的接口，而另一个设计团队可以独立地验证内部逻辑功能。这种独立操作之所以能够实现，是因为NoC的外围部分连接了PCIe、GDDR6、DDR4和FCU，而不会消耗任何FPGA资源。这些连接可以在不使用任何HDL代码的情况下进行测试，从而可以同时独立地验证接口和逻辑。该功能消除了验证步骤之间的依赖关系，并实现了比传统FPGA架构更快的总体验证速度。

图6：独立的I/O和逻辑验证

　　Design Team 1: I/O Verification：设计团队1：I/O验证

　　Design Team 2: Logic Verification：设计团队2：逻辑验证

　　采用分组模式（Packet Mode）简化400 Gbps以太网应用

　　在FPGA中实现高速400 Gbps以太网数据通路所面临的挑战是找到一种能够满足FPGA性能要求的总线位宽。对于400G以太网，全带宽运行的唯一可行选择是运行在724 MHz的1,024位总线，或运行在642 MHz的2,048位总线。如此宽的总线难以布线，因为它们在FPGA架构内消耗了大量的逻辑资源，即使在最先进的FPGA中也会在这样的速率要求下产生时序收敛挑战。

　　但是，在Speedster7t架构中，设计人员可以使用一种称为分组模式（packet mode）的新型处理模式，其中传入的以太网流被重新排列为四个较窄的32字节数据包，或者四条独立的以506 MHz频率运行的256位总线。这种模式的优点包括：当数据包结束时减少了字节的浪费，并且可以并行传输数据，而不必等到第一个数据包完成后才开始第二个数据包的传输。Speedster7t FPGA架构的设计旨在通过将以太网MAC直接连接到特定的NoC列，然后使用用户实例化的NAP从NoC列连接到逻辑阵列中，从而启用分组模式。使用NoC列，数据可以沿着该列被发送到FPGA架构中的任何位置，以便进一步处理。使用ACE设计工具配置分组模式，可大大简化用户设计，并在处理400 Gbps以太网数据流时提高了效率。

图7：分组模式下的数据总线重排

　　Packet：数据包

（编辑：核心网）

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