加入收藏 | 设为首页 | 会员中心 | 我要投稿 核心网 (https://www.hxwgxz.com/)- 科技、建站、经验、云计算、5G、大数据,站长网!
当前位置: 首页 > 业界 > 正文

方寸之困:纳米级芯片通关路

发布时间:2020-05-10 19:29:29 所属栏目:业界 来源:脑极体 内有隐忧,外有威胁,仍然是困扰我国芯片产业的现实写照
导读:副标题#e# 来源:脑极体 内有隐忧,外有威胁,仍然是困扰我国芯片产业的现实写照。 每当我国自研芯片的技术出现一些成果,就会看到一些网络媒体使用 " 突破欧美封锁 "、" 中国弯道超车 " 的报道出来。 近日,我国的中微半导体在两年前实现的 5nm 蚀刻机技术

所谓制程,就是在芯片中最基本功能单位门电路的宽度,也就是线宽。缩小线宽的作用,就是在更小的芯片中塞入更多的晶体管,可以增加处理器的运算效率,降低成本;或者是在满足运算的前提下,减少芯片体积,以降低耗电量和满足设备轻薄、微小化的需求。

现在主流的纳米级制程是 10nm 和 7nm,最先进的制程已经达到 5nm,并正在向 3nm 演进。

5nm 工艺制程如何实现?

尽管缩小制程带来性能和功耗等诸多好处,但实际上,受到物理界限和漏电问题的制约,制程变小并不是无限制的。

我们知道,信息世界是由 0 和 1 二进制生成的,而晶体管就是将 0101 之类的数字信息转换成电信号的半导体硬件。晶体管由 " 沟道 " 和 " 栅极 " 组成,其中电流在半导体的源极和漏极之间流动," 栅极 " 用于管理流过 " 沟道 " 的电流。," 门 " 通过放大电信号并且还用作开关,产生二进制的系统数据。随着晶体管变小,源极和漏极之间的距离变小,使得作为开关的晶体管难以工作。

具体来讲,晶体管的门与通道之间有一层绝缘的二氧化硅,作用就是防止漏电流,自然绝缘层越厚绝缘作用越好。然而随着工艺的发展,这个绝缘层的厚度被慢慢削减,原本仅数个原子层厚的二氧化硅绝缘层变得更薄,进而导致泄漏更多电流,泄漏的电流又增加了芯片额外的功耗。

为应对这些挑战,第一个重要改进出现在 2000 年后,为应对绝缘层的漏电,工程师使用了更多的新型绝缘材料,即使其他组件继续收缩,绝缘层也不再收缩。第二个是对晶体管的结构进行剧烈改进。当晶体管的制程进入到 25nm 以下的时候,即使是更绝缘的材料也不能防止漏电。原先的平面晶体管(PlanarFET)的尺寸就已达到其物理极限,而一种采用更复杂的三维立体结构(FinFET)的鳍式晶体管应运而生。

方寸之困:纳米级芯片通关路

(英特尔采用 FinFET(Tri-Gate)技术,减少因物理现象所导致的漏电现象)

平面晶体管仅允许沟道和栅极仅在一个平面中接触,但是鳍式晶体管具有三维结构,其允许沟道的三个侧面(不包括其底部)与栅极接触。 这种与栅极的增加的接触改善了半导体性能并且增加了工作电压的降低,解决了由短沟道效应引起的问题。

从 2011 年发布的 22nm 节点到 2019 年公布的 5nm 节点,这种 FinFET 立体结构一直占据主导地位。

在 FinFET 结构下,近几年,手机芯片正取代笔记本电脑芯片,成为推动制程工艺继续发展的主要动力。

2016 年,诞生的三星 Exynos 9 和高通骁龙 835 等开始采用 10nm 制程的芯片。2018 年,苹果在 iPhone XS 上首先用上了 7nm 制程的 A12 Bionic 芯片;紧随其后,高通骁龙 855 和华为海思的麒麟 980 也采用了台积电的 7nm 工艺。半导体器件制造工艺正式进入 7nm 时代。

2020 年正式进入 5nm 时代。骁龙 X60 成为全球首款基于 5nm 工艺打造的芯片,也是全球第一款 5nm 工艺的 5G 芯片。

但难度也同时存在,也就是 5nm 再继续向下发展时,晶体管将经历穿过栅氧化层的量子隧穿,即使采用这种三维结构也会出现漏电的情况。因此,5nm 制程一度曾被认为是摩尔定律的终结。

而如果想推进到 3nm 制程,晶体管架构还需要要实现一种全新的改造。

纳米芯片下一步,向 3nm 以下迈进

在 5nm 制程之后,芯片的下一个完整技术节点就迈向了 3nm 制程。2017 年,台积电宣布计划在 2023 年开始批量生产 3 nm 工艺节点。在 2018 年初,IMEC 和 Cadence 表示,已经使用极端紫外线光刻(EUV)和 193 nm 浸没式光刻技术制作了 3 nm 测试芯片。

而今年初,三星率先宣布已经成功制造出第一个 3nm 工艺的原型。在 3nm 技术节点上,三星采用一种新的环栅极 ( GAAFET ) 技术,也就是在 GAAFET 之上独创一种优化后的 MBCFET 结构版本,可以称为纳米片 ( Nanosheet ) 。

据报道,环栅极 ( GAA ) 的结构,是在 FinFET 中的栅极被三面环绕的沟道包围的基础上的提升,即被四面沟道包围。这一结构使总硅片尺寸减小了 35%,同时功耗也降低了 50%,实现了更好的供电与开关特性。

方寸之困:纳米级芯片通关路

(全环栅极技术 GAAFET)

在纳米片的制程中,第一步是在基底上交替沉积硅锗层和硅层,形成超晶格结构。因为有锗的含量,需要形成一个良好的屏蔽衬层。这样每一个叠层由三层硅锗和三层硅组成。第二步,在叠层上设计微小的片状结构,紧接着再形成浅沟隔离结构,以及形成内间隔区 ( inner spacers ) 。第三步,再在超晶格结构中去除硅锗层,在它们之间留下带间隔区的硅层。每一个硅层构成器件中的纳米片或者沟道的基础。最后是沉积高 K(高绝缘属性)材料作为栅极,在纳米片之间形成最小的间隔区。

方寸之困:纳米级芯片通关路

(采用 MBCFET 结构的 Nanosheet)

(编辑:核心网)

【声明】本站内容均来自网络,其相关言论仅代表作者个人观点,不代表本站立场。若无意侵犯到您的权利,请及时与联系站长删除相关内容!

热点阅读